5bit 10GSPS全并行ADC关键电路模块的研究与设计

【摘要】随着通讯技术的发展，信号带宽越来越高，超宽带系统在移动通信领域的应用越来越广泛，作为超宽带系统关键器件的超高速ADC是制约超高速通信系统发展的瓶颈。如果ADC带宽发展到超过射频通信波段，超高速ADC可以实现对通讯信号的直接采样，这样不仅能够降低通信系统的复杂度，同时也降低了芯片的设计成本。因而超高速ADC已成为国内外无线通信系统芯片领域研究与设计的热点，但是由于超高速超宽带ADC工作频率非常高，在研究与实现上有着很大的难度。基于上述原因，本文在TSMC90nm工艺基础上，针对双通道5bit10GSPS全并行ADC关键电路模块展开了研究与设计。具体工作成果如下：（1）提出了两相不交叠时钟控制的双通道全并行ADC结构。该结构结合了单通道与多通道的结构特点，不仅避免了因时钟斜坡而产生的ADC性能下降的情况，同时又因减小了比较器的应用数量而降低了电路的功耗与设计成本。（2）采取由单只晶体管与采样电容构成的开关电容采样保持电路，在5GHz时钟频率下完成了对输入信号的采样。利用伪NMOS开关，抑制了因沟道电荷注入和时钟馈通效应产生的不良影响；采用电流驱动模式源跟随器设计实现的缓冲器电路，在提高采样保持电路驱动能力的同时，实现了采样保持电路的输出与输入信号范围的独立。（3）设计完成的高速比较器电路，在5GHz时钟频率下完成了输入信号与参考电压的比较。采用4级预放大电路提高了比较器的精度，利用正反馈机制缩短了比较器的比较时间，从而降低了电路的延迟。（4）设计完成的编码器电路，实现了31位温度计编码向5位二进制编码的转换。采用伪动态CMOS逻辑电路，能够直接将温度计编码转换成二级制编码，节省了编码器的转换时间。除完成上述模块的电路及版图设计外，本文还完成了电阻分压链、带隙基准电压源等电路模块的设计。根据各电路模块的仿真结果显示，采样保持电路的信噪失真比（SNDR）为50.4dB，有效位数（ENOB）为8.0位，无杂散动态范围(SFDR)为52.03dB；比较器电路的延迟时间为98ps，电压失调为1.0185mV；编码器的转换时间为56ps；带隙基准电压源的温度系数为5.156ppm，电源抑制比为56.62dB。综上所述，本次设计的电路符合双通道5bit10GSPS全并行ADC的设计要求。
【作者】朱忠英；
【导师】洪慧；
【作者基本信息】杭州电子科技大学，微电子学与固体电子学，2014，硕士
【关键词】全并行模数转换器；CMOS；采样保持电路；分压电阻链；比较器；编码器；

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